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admin 电销软件 2021-07-28 724 0

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Symbol3用来产生TP3094要求的帧脉冲F0，提供移闰寄存器、锁存器、噪声抑制控制器所需的时序信号，并为延时器提供不同的时钟信号；P0、P1用来选择PCM帧32个时隙中的哪八个时隙用于本片作语音噪声抑制处理；TSET[3..0]用来选择CLK1、CLK2的分频系数以调整噪声抑制延时时间。这些输入都可以通过外部数字信号进行设置和调节。

按以上方法对PCM信号进行的数字化噪声抑制处理使语音信号产生一帧（125μs）的固定时延，但人耳的听觉对这一时延是完全不能觉察的。

4 CPLD设计要点

CPLD器件选用Altera公司的EPF6016ATC100集成电路[3]，内含16000个等效门，1320个逻辑单元，采用100-Pin TQFP封装。设计软件使用MAX+PLUS II 10.0版本[4]，下面介绍设计要点。

4.1 Symbol1的设计

Symbol1实施噪声抑制控制功能，首先通过偶数位取反将PCM码转换成便于作大小比较的码型，再将D[6..0]与S[6..0]输入的设定值进行噪声抑制门限比较。比较结果从D端输出到延时器，并从B端收延时信号。根据比较结果和延时状态决定是将输入的PCM信号原样送往输出，还是将代表无语音信号的“55H”码送往输出。

当接收到的PCM信号幅度超过设定的噪声抑制阈值时，D变为“1”，Counter2被清零，此时Counter1脱离清零状态开始计数器。Counter1计至Q1为“1”后B端输出电平从“1”转为“0”，前延时结束，Symbol1的输出从“55H”变为转发输入的PCM码。与此同时，B端的低电平将CLK1时钟封住，只要Counter1不被清零，B始终为低。